Внешние сигналы процессоров Core i7.
Кристалл процессора Core i7 (Nehalem) с другими компонентами системы (северным мостом X58 и модулями памяти DDR3) связывают два внутренних архитектурных блока: интерфейсный блок QuickPath Interconnect (QPI), формирующий на выходе последовательный системный интерфейс для связи с чипсетом (и другими процессорами в многопроцессорных вариантах), и интегрированный в процессор трехканальный контроллер памяти Integrated Memory Controller (IMC), формирующий на выходе интерфейсы для связи с модулями памяти. Кроме того, процессор поддерживает достаточно большое число внешних служебных связей, необходимых выполнения функций управления, контроля, энергосбережения и т. п.
Ввиду того, что Core i7 относятся к новому поколению процессоров, использующему микроархитектуру Nehalem, следует напомнить об основных характерных особенностях его построения:
— врождённая четырёхъядерная архитектура строения, единый процессорный кристалл включает четыре ядра с 256-килобайтным L2 кэшем и общий разделяемый L3 кэш;
— замена процессорной шины Quad Pumped Bus новым последовательным интерфейсом QuickPath с топологией точка-точка, который может использоваться не только для соединения процессора и чипсета, но и для связи процессоров между собой;
— встроенный в процессор контроллер памяти, поддерживающий трёхканальную DDR3 SDRAM, при этом каждый канал способен работать с двумя небуферизованными модулями DIMM;
— поддержка технологии SMT (Simultaneous multithreading), аналогичную памятной технологии Hyper-Threading (благодаря ей каждое ядро Core i7 может исполнять два вычислительных потока одновременно, в результате чего процессор представляется в операционной системе восемью ядрами);
— разделяемый кэш третьего уровня общим объёмом 8 Мбайт;
— встроенный микроконтроллер PCU, независимо управляющий напряжением и частотой каждого из ядер, обладающий возможностями автоматического разгона отдельных ядер при сниженной нагрузке на другие ядра;
— поддержку нового набора инструкций SSE4.2;
— Core i7 производится по технологии с нормами производства 45 нм, состоит из 731 млн. транзисторов и имеет площадь ядра 263 кв.мм.
Микроархитектурные улучшения, сделанные в глубине ядра, не несут в себе революционных изменений в ядре, а в основном обуславливаются оптимизацией давно существующей микроархитектуры Core под работу с технологией SMT. Основные же новации, приходящие в настольные системы вместе с процессорами Core i7, касаются платформы в целом.
Процессоры Core i7 отличаются от своих предшественников поколения Core 2 не только с точки зрения внутреннего содержания, но и снаружи. Так, новые процессоры используют разъём LGA1366, существенно превосходящий по числу контактов и габаритам привычный LGA775. Появление в процессоре новых компонентов изменило и номенклатуру внешних контактов и сигналов (табл. 1)
Увеличение числа контактов обусловлено появлением в процессоре трёхканального контроллера памяти, в то время как ранее в интеловских системах он размещался в северном мосте набора логики.
Поскольку процессоры Core i7 используют совершенно новый интерфейс для связи с северным мостом, они нуждаются в специализированном чипсете (Intel X58 Express). Cеверный мост оборудован и контроллером интерфейса QPI, посредством которого он соединяется с процессором, а также снабжён поддержкой шины DMI, которая традиционно используется в интеловских чипсетах для связи между мостами.
Наименование
Тип
Описание
Дифференциальный сигнал синхронизации (на процессор)
Дифференциальный сигнал синхронизации (на ITP)
BPM# [7:0] ввод / вывод.
BPM# [7:0] — контрольные точки и сигналы мониторинга работы. Они формируются процессором и указывают статус контрольных точек и программируемых счетчиков, используемых для мониторинга производительности процессора.
Указывает, что в системе обнаружена катастрофическая ошибка (исключение «machine check»), и она не может продолжать работу. Процессор определяет это как неисправимую ошибку машины и другие неисправимые ошибки. Поскольку это контакт входа/выхода (I/O), внешним агентам тоже разрешено выдавать эти сигналы, приводящие к обработке процессором особой ситуации при проверке машины.
Компенсация импеданса, должна быть терминирована на системной плате с использованием прецизионного постоянного резистора.
Входные тактирующие дифференциальные сигналы шины QPI, которые соответствуют принимаемым данным.
Входные тактирующие дифференциальные сигналы шины QPI, которые соответствуют передаваемым данным.
Должен быть терминирован на системной плате с использованием прецизионного (постоянного) резистора.
QPI_DRX_DN [19:0] и QPI_DRX_DP [19:0]
20 дифференциальных линии для получения данных в QPI порт. (16 бит отводится для передачи данных, две линии зарезервированы для передачи служебных сигналов и еще две — для передачи кодов коррекции ошибок CRC).
QPI_DTX_DN[19:0] и QPI_DTX_DP[19:0]
20 дифференциальных линии для выдачи данных из QPI порта. (16 бит отводится для передачи данных, две линии зарезервированы для передачи служебных сигналов и еще две — для передачи кодов коррекции ошибок CRC).
DBR# используется только в системах, где отсутствует отладочный порт, реализованный на системной плате. DBR# может вести сброс системы. Если порт отладки в системе существует, то DBR# не используется. DBR# — это не процессорный сигнал. DBR# используется как посредник отладочного порта, чтобы полученный замер мог быть сброшен тестирующей системой.
Должен быть терминирован на системной плате с использованием прецизионного (постоянного) резистора.
Опорное напряжение для DDR3
Определяют банк который предназначен для текущей команды Активации, Чтения, Записи, или команды Предвыборки.
DDR <0/1/2>_CAS# Строб адреса столбца.
Разрешение синхронизации банка или режим энергосбережения
Дифференциальные тактовые сигналы для модулей DIMM. Команды и сигналы управления действительны по нарастающему фронту импульсов.
Каждый сигнал выбирает один канал как цель команды и адреса.
DDR <0/1/2>_DQ [63:0] биты шины данных DDR3.
Дифференциальные пары стробов данных (x8). Дифференциальные стробы запирают данные для каждого байта DRAM (каждый строб определяет свой байт). В зависимости от подключения DRAM — x4 или x8 используется различное число стробов.
Мультиплексированная шина адреса. По этим линиям передается адрес строки при чтении или записи, и адрес столбца. Кроме того эти линии используется для установки параметров в регистрах конфигурации DRAM.
Обеспечивает различные комбинации сопротивления терминации в активных и неактивных модулях DIMM, когда данные прочитаны или записаны.
Строб адреса строки
Сброс DRAM. Активен низким уровнем. Удерживается на низком уровне при включении питания и на высоком — при самореинициализации, иначе управление выполняется регистром конфигурации.
Текущий смысл зависит от VRD11.1
Наименование
Тип
Описание
PECI (Platform Environment Control Interface –интерфейс управления средой платформы) – последовательный служебный интерфейс к процессору.
используется, прежде всего, для управления тепловым режимом, системой питания и для контроля ошибок. Подробнее об электрических спецификациях, протоколах и функциях PECI можно найти в документе Platform Environment Control Interface Specification.
процессорный выход, используемый средствами отладки.
используется средствами отладки, чтобы запросить операции отладки на процессоре.
PROCHOT# — будет активизироваться, когда датчик мониторинга температуры определяет, что процессор достиг своей максимальной рабочей температуры. Он показывает, что процессорная цепь управления питанием и тактовой частотой ядра будет активизирована с целью снижения температуры, если имеется разрешение. Этот сигнал не может быть сброшен и должен быть терминирован на системной плате.
PSI# — процессорный сигнал индикатора статуса питания. Этот сигнал устанавливается, когда текущее максимально допустимое потребление ядра процессора меньше 20А. Установка этого сигнала индицирует, что контроллер VR не требует в данный момент значения ICC более, чем 20 А, и VR-контроллер может использовать эту информацию, чтобы передать ее в более эффективные рабочие (оперативные) точки. Этот сигнал будет сброшен менее чем через 3,3 мкс до того, как текущее потребление превысит 20 А. Минимальное время установки и сброса сигнала – 1 BCLK.
Установка сигнала RESET# переводит процессор в исходное начальное состояние и делает недееспособным его внутренний кэш без перезаписи его содержимого. Отметим, что некоторые сигналы PLL, QPI и состояния ошибок не реагируют на сброс и только VCCPWRGOOD приводит их в начальное состояние. Для сброса при включении питания RESET# должен оставаться активным по меньшей мере 2 мс после того, как VCC и BCLK достигли своего уровня (значения, заданного их спецификациями). RESET# не должен удерживаться более 10 мс пока установлен VCCPWRGOOD. RESET# должен быть задержан на 1 мс, прежде чем будет установлен повторно. Установка RESET# должна быть задержана, пока не установится VCCPWRGOOD. Этот сигнал не имеет постоянной терминации и должен быть терминирован на системной плате. RESET# — это общий управляющий сигнал.
SKTOCC# (Гнездо занято) сигнал активен если процессор установлен в сокете. У этого сигнала нет никакой связи с кристаллом процессора. Проектировщики системы могут использовать этот сигнал чтобы определить, присутствует ли процессор.
TCK (Test Clock) — обеспечивает синхронизацию ввода/вывода для встроенной диагностической аппаратуры – порта ТАР (Test Access Port – порт доступа к средствам тестирования).
TDI (Test Data In) — обеспечивает передачу входной последовательности для порта ТАР согласно спецификации JTAG.
TDO (Test Data Out) — обеспечивает передачу выходной последовательности для порта ТАР согласно спецификации JTAG.
Для правильной работы процессора TESTLOW должен быть подключен к земле через резистор.
THERMTRIP# (Thermal Trip) формируется аналоговым контуром слежения за температурой кристалла процессора если превышен ее максимально допустимый предел. Измерение температуры выполняется внутренними схемами и датчиками температуры. После установки THERMTRIP# процессор отключает свою внутреннюю синхронизацию и основные напряжения: (VCC), VTTA, VTTD и VDDQ должны быть отключены сразу после установки THERMTRIP#. THERMTRIP# защелкивается и постоянно активен. THERMTRIP# сбрасывается по сигналу RESET# , если только температура кристалла процессора снизится до нормального уровня. Если температура остается около критического уровня, то THERMTRIP# снова установится после снятия RESET#.
TMS (Test Mode Select – выбор режима тестирования) является специальным сигналом интерфейса JTAG, формируемым специальной отладочной аппаратурой для порта ТАР.
TRST# (Test Reset – сброс тестирования) сбрасывает логику порта TAP. TRST# должен быть переведен в низкий уровень при сбросе питания.
Питание для ядра процессора.
VCC_SENSE и VSS_SENSE обеспечивают изолированное, низкоимпедансное подключение ядра процессора к напряжению питания и земле. Они могут быть использованы для обнаружения или измерения напряжения на кристалле процессора.
VCCPLL – отдельное питание PLL.
Наименование
Тип
Описание
VCCPWRGOOD (Power Good — хорошее питание) — входной сигнал процессора. Этот сигнал сообщает процессору, что источники питания обеспечивают стабильность напряжений питания, VCC, VCCPLL, VTTA и VTTD и тактовых импульсов BCLK и они соответствуют спецификациям. Этот сигнал должен монотонно перейти к высокому уровню. VCCPWRGOOD может быть переведен в неактивное состояние в любое время, но тогда BCLK и питание должно снова стабилизироваться для установки нормального уровня VCCPWRGOOD. Кроме того, во время установки VCCPWRGOOD, RESET# должен быть активен.
VDDPWRGOOD – входной сигнал, указывающий, что напряжение питания VDDQ — нормальное и соответствует его спецификациям. Этот сигнал должен монотонно перейти к высокому уровню.
VID [7:0] (идентификатор напряжения) – эти выходные сигналы используются, чтобы поддержки автоматического выбора напряжения питания источника (VCC). Напряжение для формирования этих сигналов должно быть подано до момента включения VR источника Vcc процессора. И наоборот, выход VR должен быть заблокирован до поставки напряжения для сигналов VID. Сигналы VID необходимы для поддержки процессов изменения напряжения.VR должен обеспечивать напряжение или отключиться самостоятельно.
VID6 и VID7 должны быть связаны с Vss через резисторы 1 кОм
(эти значения защелкиваются по переднему фронту сигнала VTTPWRGOOD).
MSID [2:0] — MSID [2:0] используется для указания платформе, что процессор поддерживает специфический TDP. Процессор только тогда будет использован, если MSID [2:0] контакты будут подключены к соответствующим схемам управления на платформе (см. табл. 2-2 для MSID зашифровывания). Кроме того, MSID защищает платформу, предотвращая использование мощных процессоров в платформе, разработанной для менее мощных процессоров.
CSC [2:0] — текущие биты конфигурации, выходной сигнал для регулирования использования ISENSE. Это значение блокируется на верхнем значении VTTPWRGOOD.
Напряжение питания для аналоговой части интегрированного контроллера памяти, QPI и общего кэша.
Напряжение питания для цифровой части интегрированного контроллера памяти, QPI и общего кэша.
VTT_VID [2:4] (идентификатор VTTVoltage) используются для поддержания автоматического выбора напряжений электропитания (VTT).
VTT_SENSE и VSS_SENSE_VTT обеспечивают изолированный, низкий импеданс связи с напряжением VTT и «землей» процессора. Они могут использовании для измерения
напряжения на кристалле.
Этот сигнал означает для процессора, что электропитание VTT является устойчивым и в пределах спецификаций. Сигнал имеет низкий уровень напряжения со времени включения электропитания, пока оно не достигло номинального значения указанного в спецификации тогда сигнал должен перейти к высокому уровню.
Входные и выходные сигналы процессоров семейства Core i7 имеют большое разнообразие рабочих уровней сигналов, протоколов обмена, схем согласования и «гашения» сигналов скоростных линий. В различных полупроводниковых цифровых микросхемах и процессорах широко используются логические вентили на TTL (ТТЛ) и CMOS (КМОП) структурах. Внутри сложных микросхем применяются и другие типы ячеек, но они обычно обрамляются внешними схемами с параметрами ТТL- или CMOS-вентилей. Логические элементы CMOS отличаются от ТТL большим размахом сигнала (низкий уровень ближе к нулю, высокий — к напряжению питания), малыми входными токами (почти нулевыми в статике, в динамике — обусловленными паразитной емкостью) и малым потреблением, однако их быстродействие несколько ниже. В отличие от ТТL, микросхемы CMOS допускают более широкий диапазон питающих напряжений. Микросхемы ТТL и CMOS взаимно стыкуются, хотя вход CMOS требует более высокого уровня логической единицы, а выход CMOS из-за невысокого выходного тока можно нагружать лишь одним ТТL-входом. Современные схемы CMOS по параметрам приближаются к ТТL и хорошо стыкуются с ними. Схемы CMOS имеют те же типы выводов, но вместо выхода с открытым коллектором у них присутствует выход с открытым стоком (что по логике работы одно и то же).
Для того чтобы любая синхронизируемая схема зафиксировала желаемое состояние, сигналы на входах должны установиться до синхронизирующего перепада за некоторое время, называемое временем установки Tsetup, и удерживаться после него в течение времени удержания ТHOLD. Значение этих параметров определяется типом и быстродействием синхронизируемой схемы, и в пределе один из них может быть нулевым. Устройство обычно имеет свои буферы данных — двунаправленные приемопередатчики. Эффективность любого сигнального протокола состоит в конечных значениях логических уровней (напряжение, соответствующее логическому «0» и «1») и их дискретности (разности между уровнями логического «0» и «1»). Если на первый параметр влияет технология изготовления кристалла, то от второго параметра напрямую зависит быстродействие. Уменьшая напряжение логических уровней, мы добиваемся уменьшения потребляемой и рассеиваемой мощности. Уменьшая второй параметр, мы уменьшаем время, требуемое на переключение транзистора — следовательно, увеличиваем быстродействие. Разделение сигналов на группы по логическим уровням способствует уменьшению влияния электромагнитной интерференции и повышению эффективности протокола.
Использование дифференциального протокола направлено на уменьшение задержек, связанных со временем переключения транзистора между активными логическими уровнями: переключение между уровнями логического «0» и «1» происходит не по достижении конечного значения напряжения, а несколько ранее. Ввод линии опорного напряжения помогает осуществлять прецизионный контроль за возможными амплитудными девиациями протокола. Например, при использовании линии опорного напряжения 1,4В, уровень логической «1» соответствует промежутку 1,2-1,0В, а уровень логического «0» – 1,6-1,8В. Поэтому значение 1,2 В можно считать «1», а уровень 1,6В — «0», причем реальная логическая дискретность теперь составляет всего-навсего 0,4 В. Контрольным порогом срабатывания является точка пересечения реального и дополняющего сигналов (VX — cross-point), уровень которой составляет 50% от разности уровня опорного напряжения и порога переключения между активными уровнями, оговоренных сигнальным протоколом. Данная псевдо-дифференциальная схема позволяет не только компенсировать задержки на переключение, но и значительно снизить влияние электромагнитной интерференции за счет уменьшения длительности шума коммутации сигнала.
Используя инверсную логику, при передаче нулей микросхема может абсолютно не потреблять ток. Чтобы вывести все единицы, микросхема потребляет требуемое количество тока от собственного текущего состояния, генерируя напряжение, соответствующее низкому уровню. Этот метод терминирования учитывает минимальную типичную рассеиваемую мощность ввода-вывода при передаче случайных логических уровней в/из микросхемы памяти. Сигнальный интерфейс канала приема-передачи также требует терминирующего (VTERM) и опорного (VREF) напряжений для согласования протоколов, оба которых могут быть сгенерированы одним-единственным источником — регулятором напряжения (Voltage Generator) системы. Для развязки экранирующих и энергетических зон, как обычно, используются «сглаживающие» емкости больших номиналов — 1 µF и 100 µF , и высокочастотные шунтирующие конденсаторы 100nF. Терминирующие резисторы должны быть согласованы с полным сопротивлением канала (обычно 25 Ом и 50 Ом).
Независимые блоки рекалибровки синхронизации приемо-передатчиков, содержащие последовательные цепи обратной связи, постоянно отслеживают различные факторы девиации синхросигнала, «перестраивая» его, и поддерживают режим задержки «линковки» приемных (RX) и передающих (TX) каналов с интервалом, менее чем 5 нс.
Строго однонаправленное соединение по топологии типа «точка-точка», передающие множественные биты, применение действительно реальной дифференциальной логики, где используется два вывода для приемника и передатчика на один сигнал. Независимые источники передающих (CFM-аналог) и приемных (CTM-аналог) синхросигналов не обязательно должны генерировать строго одинаковые синхроимпульсы, однако они должны использовать как можно меньший временной «разброс». Терминирование, ставшее обязательным в современных ВЧ-линиях, в данном случае имеет внутреннюю программируемую реализацию посредством ранее упомянутого внешнего опорного резистора.
Gunning Transeiver Logic – это технология низковольтной высокочастотной системной шины, разработанная фирмой Intel еще для процессоров серии Pentium. Улучшенная версия GTL для процессоров Pentium II получила название GTL+. Дальнейшие усовершенствования привели к появлению спецификации AGTL+, предназначенной для процессоров Pentium III/4 и далее. Все варианты шины полностью совместимы между собой. Все проводники системной шины замкнуты c обоих концов на резисторы, играющие роль терминаторов. Логической единице на шине соответствует уровень 1,5 Вольта, низкий уровень выходного напряжения не должен превышать 0,6 Вольта. При обмене данными процессор генерирует сигнал Reference, составляющий примерно 2/3 от уровня логической единицы на шине, который инициирует передачу (прием) данных в соответствующие буфера. Такой же сигнал могут инициировать другие устройства подключенные к системной шине. При этом гарантируется одновременное поступление данных, независимо от длины проводников. Такое решение позволило значительно упростить топологию системной платы. Уменьшилось влияние конденсаторной емкости проводников, наведенной электромагнитной индукции. Стала возможной надежная работа шины на частотах от 150 МГц и значительно выше. Схемы передатчиков сигналов этого интерфейса имеют выходы типа «открытый коллектор», а входные цепи приемников являются дифференциальными, сигнал воспринимается относительно опорного уровня на входе VREF.
Переход на современные сигнальные протоколы сопряжен с большими проблемами технологического характера. Пониженное напряжение питания означает переход на другую норму производства кристаллов, необходима специализированная аппаратура для контроля над операциями, осциллографы для снятия тайминговых характеристик новых чипов и специальные имитаторы критических условий.
В табл. 2 сигналы процессора Core i7 сгруппированы по типом выполняемых функций, технологий и спецификаций. Буферный тип указывает технологии которая используется для передачи сигналов. Есть некоторые сигналы, которые не имеют ODT и должны быть терминированы на плате. Сигналы, которые имеют ODT, перечислены в табл. 3.
Thread: G751jy Temperature almost the same after changing thermal paste
In the second video, before cleaning and repasting, your CPU was throttling because of CPU temps. Intel CPU starts throttling at 93-94 �C, and this kind of throttling reduces clock speeds just a little bit, like we can see in the second video. CPU clocks stay in the 3.1 — 3.3 GHz range, instead of 3.4 GHz (this is the turbo clock with all 4 cores active).
In the first video, after repasting, CPU temps stay in the low 90s, that is quite high but not enough to start CPU thermal throttling.
Now your throttling is much more aggressive, falling down from 3.4 GHz turbo clock to 2.6 GHz that is the base clock for the 4720HQ: this is the thermal VR throttling. You can see it in HWiNFO stats, at IA: VR Thermal Alert, and in your screenshot it’s marked as YES.
You should see also an entry under CPU [#0]: Intel Core i7-4720HQ: Enhanced called VR VCC Temperature (SVID). If you can’t see it, just put under load your CPU and then restore original order in HWiNFO, that temp sensor doesn’t work if it’s cold and show 11 �C or less (grayed out).
If you will monitor that sensor when you play games, you will see it goes up to 96 �C and then your CPU will start to throttle at base clock (2.6 GHz).
The paradox is that before repasting your CPU was thermal throttling because of CPU temp, and that was a "soft" throttling, cutting down just 200-300 MHz to keep CPU in the low 90s. Now, after repasting, your CPU is a bit cooler, it doesn’t reach throttling temperature, but this allows the voltage regulator to run hotter and trigger another throttling system, that is more aggressive than the previous one.
Bad news n� 1: repasting has worked, but maybe not enough. Low 90s are still quite high temps for stock clock and voltages, with a fresh applied thermal paste and a clean laptop.
What’s the temperature inside your room? I’d try to use a custom fan profile, to let them spin a bit faster. High 80s, with a demanding CPU game like Battlefield is already a quite good result in the middle of the summer.
Bad news n� 2: CPU VRs are not cooled, they are abandoned to their heat. I put some little heatsink over them just to have a sort of passive cooling, they help but don’t work miracles.
Also in this case, if the fans spin a little faster, they should create more airflow in the chassis, that "could" cool VRs a little better. But without heatsink and active cooling, this is a very minor effect.
Anyway it’s strange that you hit VR thermal at 40-45 W of CPU power, IIRC even with stock speeds I experienced this at higher power consumption (at least 60 W); but if your room temp is around 28-30 �C this can be possible (I simply don’t play games/use intensive apps in summer lol).
You can also try to disable HyperThreading, if you don’t use your laptop for rendering/encoding, heavy multitasking. From my experience, many games (even recent ones) will run better with HT off, and CPU stay cooler, with less power draw.
If you can’t disable it through Windows or CPU affinity, as last resort I would try to set a limit on CPU multiplier, something like 3.1 — 3.2 GHz through XTU. 200-300 MHz should not affect your gaming performance, but can be enough to not suffer from aggressive throttling, that can cause FPS drops or inconsistency.
HWinfo VR VCC TEMPERATURE
Hello. VR VCC Temp. (SVID) Under load and without it, the temperature shows 79-85, constantly. Is this a sensor bug? BIOS is default. 
Dalai
Well-Known Member
- Apr 23, 2021
- #6
@day:
Looking at the motherboard layout, it doesn’t have any heatsinks on the VRMs. How is the airflow in your case, especially over the VRMs? Apart from that, the temperatures are probably fine, despite being on the higher side. And I don’t think this is a sensor bug.
New Member
- Apr 24, 2021
- #7
@day:
Looking at the motherboard layout, it doesn’t have any heatsinks on the VRMs. How is the airflow in your case, especially over the VRMs? Apart from that, the temperatures are probably fine, despite being on the higher side. And I don’t think this is a sensor bug.